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【方輝專欄】ARM64體系結(jié)構(gòu)編程與實(shí)踐學(xué)習(xí)筆記（三） Cortex-A72處理器介紹
發(fā)布時(shí)間：2022-07-21

摘要： 本文主要介紹了Cortex-A72處理器的基本構(gòu)成。

關(guān)鍵字：Cortex-A72、Armv8、體系結(jié)構(gòu)、ARM架構(gòu)、處理器


1. Cortex-A72處理器特性

Cortex-A72處理器是Armv8-A架構(gòu)下的一款高性能、低功耗的處理器。它最多支持4個(gè)內(nèi)核，內(nèi)置L1和L2高速緩存。


Cortex-A72處理器具有以下特性：

  • 采用Armv8體系結(jié)構(gòu)規(guī)范來設(shè)計(jì)，ARMv8-A 架構(gòu)配置文件的完整實(shí)現(xiàn)。
  • 超標(biāo)量處理器設(shè)計(jì)，支持亂序執(zhí)行的流水線。
  • 使用分支目標(biāo)緩沖區(qū)（Branch Target Buffer，BTB）、全局歷史緩沖區(qū)（ Global History Buffer，GHB）、返回堆棧及間接預(yù)測器進(jìn)行動(dòng)態(tài)分支預(yù)測。
  • 48項(xiàng)全關(guān)聯(lián)L1指令轉(zhuǎn)換后備緩沖區(qū)（Translation Lookaside Buffer，TLB），可以支持4KB/64KB及1MB大小的頁面。
  • 32項(xiàng)全關(guān)聯(lián)L1數(shù)據(jù)轉(zhuǎn)換后備緩沖區(qū)，可以支持4KB/64KB及1MB大小的頁面。
  • 每個(gè)處理器內(nèi)核含有4路關(guān)聯(lián)的1024項(xiàng)的L2轉(zhuǎn)換后備緩沖區(qū)。
  • 48K的L1指令緩存和32K的L1數(shù)據(jù)緩存。
  • 可配置為512K/1M/2M/4M的L2共享緩存
  • 基于AMBA4總線協(xié)議的高級可擴(kuò)展接口的一致性擴(kuò)展[AXI(Advanced eXtensible Interface) Coherency Extensions ,ACE]或一致性集線接口?(Coherent Hub Interface,CHI)
  • 支持?PMUv3 架構(gòu)的性能監(jiān)控單元(Performance Monitor Unit，PMU)
  • 支持多處理器調(diào)試的CTI（Cross Trigger Interface ）
  • 支持通用中斷控制器GIC(Generic Interrupt Controller)
  • 支持多電源域(power domain)的電源管理。


2. Cortex-A72處理器組成

框圖：



2.1指令預(yù)取單元

指令預(yù)取單元從L1指令高速緩存中提取指令，并在每個(gè)周期將多達(dá)3個(gè)指令傳送到指令解碼單元。它支持動(dòng)態(tài)和靜態(tài)分支預(yù)測。

指令預(yù)取單元由如下部分組成：

  • L1指令高速緩存：48K3路關(guān)聯(lián)高速緩存，64字節(jié)高速緩存雙位奇偶校驗(yàn)。
  • 48項(xiàng)全關(guān)聯(lián)L1指令后備緩沖區(qū)（TLB）。
  • 靜態(tài)分支預(yù)測器
  • 間接預(yù)測器
  • 返回堆棧緩沖器


2.2指令譯碼單元

指令解碼單元支持A32/T32/A64和高級SIMD及浮點(diǎn)指令集。指令解碼單元還執(zhí)行寄存器重名，通過消除寫后寫（WAW）和讀后寫（WAR）的沖突來實(shí)現(xiàn)亂序執(zhí)行。


2.3指令分配單元

指令分配單元控制譯碼后的指令何時(shí)被分配到執(zhí)行流水線以及返回的結(jié)果何時(shí)終止。

組成：

  • ARM核心通用寄存器
  • SIMD和浮點(diǎn)寄存器集
  • AArch32 CP15 和AArch64系統(tǒng)寄存器


2.4 加載/存儲(chǔ)單元

加載/存儲(chǔ)單元（LSU）執(zhí)行加載和存儲(chǔ)指令，包含L1數(shù)據(jù)存儲(chǔ)系統(tǒng)，并為L2內(nèi)存子系統(tǒng)的內(nèi)存一致性請求提供服務(wù)。

組成:

  • 32K兩路組關(guān)聯(lián)的L1高速緩存，緩存行為64字節(jié)。
  • 支持32個(gè)全關(guān)聯(lián)的數(shù)據(jù)后備緩存區(qū)（TLB）
  • 自動(dòng)硬件預(yù)取器，生成針對L1數(shù)據(jù)緩存和L1緩存的預(yù)取。


2.5 L1內(nèi)存系統(tǒng)

L1內(nèi)存系統(tǒng)保留指令內(nèi)存系統(tǒng)和數(shù)據(jù)內(nèi)存系統(tǒng)。


2.6 MMU

內(nèi)存管理單元MMU用來實(shí)現(xiàn)虛擬地址到物理地址的轉(zhuǎn)換。在AArch64狀態(tài)下支持長描述符的頁表格式，支持不同大小的頁面。例如4KB/16KB/64KB。


2.7 L2 內(nèi)存系統(tǒng)

L2內(nèi)存系統(tǒng)不僅負(fù)責(zé)處理每個(gè)處理器內(nèi)核的L1指令和數(shù)據(jù)緩存仲裁，還通過一致性擴(kuò)展(ACE) 或 一致性集線接口（CHI）連接到內(nèi)存系統(tǒng)。


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